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VHDL语言程序设计有问题的帖出来大家一起解决! [复制链接]

1#
如果哪位VHDL语言程序设计有问题的话帖出来,我们一起商量、解决。


[right]「该帖子被 小虾 在 2003-8-4 11:56:17 编辑过」[/right]
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只要努力,就能成功
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2#

我想问Verilog HDL,行吗?
chenshuai
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3#

不是很懂,你行说一下吧
但我也不一定行啊
只要努力,就能成功
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4#

说出来
自然会有懂的人回答的
其实两者是相通的
It's a feature, not a bug!
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5#

楼上说得对啊
你就先说吧
大家一起来研究吧
只要努力,就能成功
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6#

有谁会做 IDR 通信业务啊? 无助中。。。。。。。。。。。。。
我的邮箱是: yun393@sohu.com  如果有人会的,请帮帮忙啦,真能做出来,
有奖励哦。
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7#

我刚入门!会编一些小的程序!还望楼主多多指教!小弟在这里先谢过了!
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8#

我编程序问题倒不是特别大,但我不能把程序下载到芯片中去,有办法吗?我用ALTERA的EPM7064SLC。
老是说芯片不能ERASE。
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9#

你用的是哪个软件呢?
只要努力,就能成功
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10#

我用maxplus2编写vhdl语言程序。下面是我程序的一开始
LIBRARY ieee;
USE ieee.std_logic_1164.all;
我在书上看到明明是这么写的,但是在编译的时候。总出现这样的错误提示:
TDF syntax error:expected assert,constant,define,design,function,if,options,parameters,subdesign,or title but found a symbolic name "library"
不知道该如何解决!请各位大虾帮忙!
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